รายละเอียดสินค้า:
|
|
สถานที่กำเนิด: | ต้นฉบับ |
---|---|
ชื่อแบรนด์: | original |
ได้รับการรับรอง: | ISO9001:2015standard |
หมายเลขรุ่น: | EDW4032BABG-70-FR |
การชำระเงิน:
|
|
จำนวนสั่งซื้อขั้นต่ำ: | 10 ชิ้น |
ราคา: | 5.18-6.41 USD/PCS |
รายละเอียดการบรรจุ: | มาตรฐาน |
เวลาการส่งมอบ: | 1-3 วันทำการ |
เงื่อนไขการชำระเงิน: | T/T, Western Union, Paypal |
สามารถในการผลิต: | 10000 ชิ้น / เดือน |
ข้อมูลรายละเอียด |
|||
บรรจุภัณฑ์: | รีล | สไตล์การติดตั้ง: | SMD/SMT |
---|---|---|---|
แพ็คเกจ / เคส: | FBGA-170 | แรงดันไฟจ่าย: | 1.3095 V-1.648 V |
ขนาดหน่วยความจำ: | 4 Gbit | FPQ: | 2000 |
แสงสูง: | SGRAM-GDDR5 ชิปหน่วยความจำ EMMC,SGRAM-GDDR5 4G 128MX32,ชิปหน่วยความจำ EMMC 32 บิต |
รายละเอียดสินค้า
EDW4032BABG-70-FR ต้นฉบับ DRAM GDDR5 4G 128MX32 FBGA หน่วยความจำ
คุณสมบัติ
• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% และ 1.35V ±3%
• อัตราข้อมูล: 6.0 Gb/s, 7.0 Gb/s, 8.0 Gb/s
• 16 ธนาคารภายใน • กลุ่มธนาคารสี่กลุ่มสำหรับ tCCDL = 3 tCK
• สถาปัตยกรรมการดึงข้อมูลล่วงหน้า 8n-bit: 256-bit ต่อการเข้าถึงแบบอ่านหรือเขียนอาร์เรย์สำหรับ x32;128 บิตสำหรับ x16 • ความยาวต่อเนื่อง (BL): 8 เท่านั้น
• เวลาแฝง CAS ที่ตั้งโปรแกรมได้: 7–25
• เวลาแฝงของ WRITE ที่ตั้งโปรแกรมได้: 4–7
• เวลาแฝง CRC READ ที่ตั้งโปรแกรมได้: 2-3
• เวลาแฝง CRC WRITE ที่ตั้งโปรแกรมได้: 8–14
• รูปแบบการถือ EDC ที่ตั้งโปรแกรมได้สำหรับ CDR
• เติมเงิน: ตัวเลือกอัตโนมัติสำหรับการเข้าถึงแบบต่อเนื่องแต่ละครั้ง
• โหมดรีเฟรชอัตโนมัติและรีเฟรชตัวเอง
• รอบการรีเฟรช: 16,384 รอบ/32ms
• อินเทอร์เฟซ: Pseudo open drain (POD-15) เอาต์พุตที่เข้ากันได้: 40Ω pull-down, 60Ω pull-up
• การสิ้นสุดบนได (ODT): 60Ω หรือ 120Ω (NOM)
• ODT และการสอบเทียบความแรงของไดรเวอร์เอาท์พุตอัตโนมัติพร้อมตัวต้านทาน ZQ พินภายนอก: 120Ω
• การสิ้นสุดที่ตั้งโปรแกรมได้และการชดเชยความแรงของไดรเวอร์
• VREF ภายนอกหรือภายในที่เลือกได้สำหรับการป้อนข้อมูล;ออฟเซ็ตที่ตั้งโปรแกรมได้สำหรับ VREF . ภายใน
• แยก VREF ภายนอกสำหรับอินพุตที่อยู่/คำสั่ง
• TC = 0°C ถึง +95°C
• การกำหนดค่าโหมด x32/x16 ถูกตั้งค่าเมื่อเปิดเครื่องด้วยพิน EDC
• อินเทอร์เฟซแบบปลายเดียวสำหรับข้อมูล ที่อยู่ และคำสั่ง
• อินพุตนาฬิกาดิฟเฟอเรนเชียลของอัตราข้อมูลไตรมาส CK_t, CK_c สำหรับที่อยู่และคำสั่ง
• อินพุตสัญญาณนาฬิกาส่วนต่างอัตราข้อมูลครึ่งหนึ่ง WCK_t และ WCK_c แต่ละรายการเชื่อมโยงกับข้อมูลสองไบต์ (DQ, DBI_n, EDC)
• ข้อมูล DDR (WCK) และที่อยู่ (CK)
• คำสั่ง SDR (CK)
• เขียนฟังก์ชัน data mask ผ่านแอดเดรสบัส (single/ double byte mask)
• การผกผันบัสข้อมูล (DBI) และการผกผันของแอดเดรสบัส (ABI)
• อินพุต/เอาต์พุต PLL โหมดเปิด/ปิด
• ตัวแก้ไขรอบการทำงาน (DCC) สำหรับนาฬิกาข้อมูล (WCK)
• การปิดระบบ RAS แบบดิจิทัล
ดราม่า | |
SGRAM - GDDR5 | |
SMD/SMT | |
FBGA-170 | |
32 บิต | |
128 ม. x 32 | |
4 Gbit | |
1.75 GHz | |
1.648 V | |
1.3095 V | |
0 C | |
+ 95 C | |
EDW | |
รอก | |
ตัดเทป | |
ม้วนเมาส์ | |
ยี่ห้อ: | ต้นฉบับในสต็อก |
ประเภทสินค้า: | ดราม่า |
โรงงานแพ็คจำนวน: | 2000 |
หมวดหมู่ย่อย: | หน่วยความจำและการจัดเก็บข้อมูล |
ป้อนข้อความของคุณ