A3P250-FG256 ชิปวงจรรวม SMD SM TFPGA Field Programmable Gate Array

รายละเอียดสินค้า

A3P250-FG256 SMD / SM TFPGA - อาร์เรย์เกตที่ตั้งโปรแกรมได้ภาคสนาม

คุณสมบัติ

• 15 K ถึง 1 M ระบบเกตส์

• SRAM แบบ True Dual-Port สูงสุด 144 Kbit

• I/O ของผู้ใช้สูงสุด 300 คน

• 130 นาโนเมตร, โลหะ 7 ชั้น (6 ทองแดง), กระบวนการ CMOS ที่ใช้แฟลช

• สนับสนุนทันทีที่ระดับ 0

• โซลูชั่นชิปเดียว

• คงการออกแบบโปรแกรมไว้เมื่อปิดเครื่อง

• ประสิทธิภาพของระบบ 350 MHz

• 3.3 V, 66 MHz 64-บิต PCI†

• ISP ที่ใช้ On-Chip 128-Bit Advanced Encryption Standard (AES) Decryption (ยกเว้นอุปกรณ์ ProASIC®3 ที่เปิดใช้งาน ARM®) ผ่าน JTAG (ตามมาตรฐาน IEEE 1532)†

• FlashLock® เพื่อรักษาความปลอดภัยเนื้อหา FPGA

• แรงดันไฟหลักสำหรับพลังงานต่ำ

• รองรับระบบ 1.5 V-Only • สวิตช์แฟลชอิมพีแดนซ์ต่ำ• โครงสร้างการกำหนดเส้นทางและสัญญาณนาฬิกาแบบแบ่งกลุ่ม• 700 Mbps DDR, LVDS-Capable I/O (A3P250 ขึ้นไป)

• 1.5 V, 1.8 V, 2.5 V และ 3.3 V การทำงานแรงดันไฟผสม

• รองรับแรงดันไฟฟ้าของแหล่งจ่ายไฟช่วงกว้างต่อ JESD8-B ทำให้ I/O ทำงานได้ตั้งแต่ 2.7 V ถึง 3.6 V • แรงดันไฟฟ้า I/O ที่เลือกได้ของธนาคาร—สูงสุด 4 ช่องต่อชิป

• มาตรฐาน I/O แบบปลายเดียว: LVTTL, LVCMOS 3.3 V / 2.5 V / 1.8 V / 1.5 V, 3.3 V PCI / 3.3 V PCI-X† และอินพุต LVCMOS 2.5 V / 5.0 V

• มาตรฐาน I/O ที่แตกต่างกัน: LVPECL, LVDS, B-LVDS และ M-LVDS (A3P250 ขึ้นไป) • การลงทะเบียน I/O บนอินพุต เอาต์พุต และเส้นทางที่เปิดใช้งาน

• I/Os แบบ Hot-Swappable และ Cold Sparing‡

• อัตราสลูว์เอาท์พุตที่ตั้งโปรแกรมได้† และความแรงของไดรฟ์ • ดึงขึ้น/ลงที่อ่อนแอ

• การทดสอบการสแกนขอบเขต IEEE 1149.1 (JTAG)

• แพ็คเกจที่เข้ากันได้กับ Pin-Compatible ในตระกูล ProASIC3